Tableau d'éléments paramétrés en VHDL

Question

En VHDL, il est possible de créer un tableau de type plage paramétrable de la manière suivante :

type t_array_type is array (natural range <>) of std_logic_vector(7 downto 0)

Maintenant, est-il possible de créer un tableau d'éléments paramétrables ? C'est-à-dire d'avoir un type de tableau où, lors de l'instanciation d'un signal, il est possible de définir une plage d'éléments paramétrables. std_logic_vector ? L'objectif est de ne pas avoir à déclarer des types de tableaux distincts pour chaque type de tableau. std_logic_vector gamme.

Answer 1

Ok, je l'ai trouvé. Déclarer le type comme :

type t_array_type is array (natural range <>) of std_logic_vector;

et ensuite l'instancier comme :

signal t_array_type(23 downto 0)(7 downto 0);